vhdl(vhdl实体命名规则)

1. vhdl，vhdl实体命名规则？

1、VHDL，超高速集成电路硬件描述语言（英语：VHSIC hardware description language），在基于复杂可编程逻辑器件、现场可编程逻辑门阵列和专用集成电路的数字系统设计中有着广泛的应用。

2、VHSIC，超高速集成电路（英语：Very High Speed Integrated Circuit)

3、VHDL程序中的实体说明的一般格式为：

ENTITY 实体名 IS

[类属参数说明];

[端口说明];

END 实体名；

4、实体说明一般由类属参数说明和端口说明两部分构成。

类属参数说明书写格式为：

GENERIC (参数名: 类型名: ＝缺省值;

…

参数名: 类型名: ＝缺省值);

5、端口说明用于描述实体和外部电路的接口信号，其书写格式为：

PORT (端口名，端口名: 端口方向数据类型名;

…

端口名，端口名: 端口方向数据类型名);

6、例子：

ENTITY ha IS

PORT ( h1，h2: IN BIT;

q : OUT BIT;

haq : OUT BIT_VECTOR ( 7 DOWNTO 0));

END ha;

vhdl(vhdl实体命名规则)

2. vhdl中十进制数怎么表示？

很简单，VHDL里面有一个二进制转十进制函数CONV_IETEGER（），在UNSIGNED这个程序包里，打开它用就是了，程序如下，，，

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY TURN2_10 IS

PORT(A:IN STD_LOGIC_VECTOR(4 DOWNTO 0);

B:OUT INTEGER RANGE 0 TO 32);

END;

ARCHITECTURE ART OF TURN2_10 IS

BEGIN

B<=CONV_INTEGER(A);

END;

3. verilog和vhdl的区别是什么？

这两种语言都是用于数字电子系统设计的硬件描述语言，而且都已经是IEEE的标准。VHDL1987年成为标准，而Verilog是1995年才成为标准的。这个是因为VHDL是美国军方组织开发的，而Verilog是一个公司的私有财产转化而来的。为什么Verilog能成为IEEE标准呢？它一定有其优越性才行，所以说Verilog有更强的生命力。

这两者有其共同的特点：

1.能形式化地抽象表示电路的行为和结构；

2.支持逻辑设计中层次与范围地描述；

3.可借用高级语言地精巧结构来简化电路行为和结构；具有电路仿真与验证机制以保证设计的正确性；

4.支持电路描述由高层到低层的综合转换；

5.硬件描述和实现工艺无关；

6.便于文档管理；7.易于理解和设计重用但是两者也各有特点。VerilogHDL推出已经有20年了，拥有广泛的设计群体，成熟的资源也比VHDL丰富。Verilog更大的一个优势是：它非常容易掌握，只要有C语言的编程基础，通过比较短的时间，经过一些实际的操作，可以在2～3个月内掌握这种设计技术。而VHDL设计相对要难一点，这个是因为VHDL不是很直观，需要有Ada编程基础，一般认为至少要半年以上的专业培训才能掌握。目前版本的VerilogHDL和VHDL在行为级抽象建模的覆盖面范围方面有所不同。一般认为Verilog在系统级抽象方面要比VHDL略差一些，而在门级开关电路描述方面要强的多。近10年来，EDA界一直在对数字逻辑设计中究竟用哪一种硬件描述语言争论不休，目前在美国，高层次数字系统设计领域中，应用Verilog和VHDL的比率是80％和20％；日本和台湾和美国差不多；而在欧洲VHDL发展的比较好。在中国很多集成电路设计公司都采用Verilog